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  • 存儲器件中的多模式兼容ZQ校準電路的制作方法

    文檔序號:26102490發布日期:2021-07-30 18:13
    存儲器件中的多模式兼容ZQ校準電路的制作方法



    背景技術:

    本公開涉及存儲器件及其校準方法。

    閃速存儲器是一種能夠電擦除并且重新編程的低成本高密度非易失性固態存儲介質。閃速存儲器包括按照nor邏輯門和nand邏輯門命名的nor閃速存儲器或nand閃速存儲器。

    nand閃速存儲器可以使其數據總線以雙倍數據速率(ddr)操作,從而在時鐘信號的上升沿和下降沿兩者上傳送數據,其又被稱為翻轉(toggle)模式。各種版本的ddr標準(例如ddr2、ddr3、ddr4等)已被引入,以實現更高的總線速度和更低的功率。



    技術實現要素:

    在一個方面中,一種用于多模式校準的電路可以包括被配置為連接至外部電阻器的電阻器輸入。該電路還可以包括連接至電阻器輸入并且連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括被配置為基于第一比較器校準第一上拉驅動器的邏輯上拉代碼生成器。該電路可以額外包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路還可以包括第一下拉驅動器以及連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。該電路還可以包括被配置為基于第二比較器校準第一下拉驅動器的邏輯下拉代碼生成器。

    在另一個方面中,一種用于多模式校準的電路可以包括連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路可以額外包括第一下拉驅動器。該電路還可以包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。

    在又一個方面中,一種系統可以包括被配置為存儲數據的存儲器件以及耦合至該存儲器件并且被配置為控制該存儲器件的存儲控制器。該存儲器件包括nand存儲陣列以及耦合至該nand存儲陣列并且包括用于多模式校準的電路的外圍電路。用于多模式校準的電路可以包括連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路可以額外包括第一下拉驅動器。該電路還可以包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。

    在又一方面中,一種校準方法可以包括基于與外部電阻器的比較來校準第一上拉驅動器和第一上拉驅動器的副本。對第一上拉驅動器的校準可以是使用第一比較器根據第一標準執行的。該方法還可以包括基于與第一上拉驅動器的副本的比較來校準第一下拉驅動器。對第一下拉驅動器的校準可以是使用第二比較器根據第一標準執行的。該方法還可以包括使用第一比較器根據第二標準來校準第二上拉驅動器和第二上拉驅動器的副本。該方法可以額外包括使用第二比較器根據第二標準基于與第二上拉驅動器的副本的比較來校準第二下拉驅動器。

    在又一方面中,一種存儲器件包括nand存儲陣列以及耦合至該nand存儲陣列并且包括用于多模式校準的電路的外圍電路。用于多模式zq校準的電路可以包括被配置為連接至外部電阻器的電阻器輸入。用于多模式zq校準的電路還可以包括連接至電阻器輸入并且連接至第一多個電壓源的第一比較器。用于多模式校準的電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。用于多模式校準的電路可以額外包括被配置為基于第一比較器校準第一上拉驅動器的邏輯上拉代碼生成器。用于多模式校準的電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。用于多模式校準的電路還可以包括第一下拉驅動器。用于多模式校準的電路可以額外包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器,該第二比較器被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。用于多模式校準的電路還可以包括被配置為基于第二比較器校準第一下拉驅動器的邏輯下拉代碼生成器。

    附圖說明

    被并入本文并形成說明書的一部分的附圖示出了本公開的方面并與說明書一起進一步用以解釋本公開的原理,并使相關領域的技術人員能夠制作和使用本公開。

    圖1示出了第三代雙倍數據速率(ddr3)兩步校準。

    圖2a示出了第四代低功率雙倍數據速率(lpddr4)兩步校準。

    圖2b示出了lpddr4兩步校準的第二步驟。

    圖3示出了根據本公開的一些方面的示例性nand閃速存儲器件的塊圖。

    圖4示出了根據本公開的一些方面的用于多模式校準的電路。

    圖5示出了根據本公開的一些方面的具有存儲器件的示例性系統的塊圖。

    圖6a示出了根據本公開的一些方面的具有存儲器件的示例性存儲卡的圖示。

    圖6b示出了根據本公開的一些方面的具有存儲器件的示例性固態驅動(ssd)的圖示。

    圖7示出了根據本公開的一些方面的示例性校準方法的流程圖。

    將參考附圖描述本公開。

    具體實施方式

    盡管討論了具體構造和布置,但是應當理解這只是為了說明性目的。照此,在不脫離本公開的范圍的情況下可以使用其他構造和布置。而且,還可以在各種各樣的其他應用中采用本公開。如在本公開中描述的功能和結構特征可以彼此組合、調整、和修改,并且以未在附圖中具體描繪的方式組合、調整、和修改,使得這些組合、調整、和修改在本公開的范圍內。

    通常,可以至少部分地根據上下文中的使用來理解術語。例如,至少部分地根據上下文,本文所使用的術語“一個或多個”可以用于描述單數意義上的任何特征、結構、或特性,或者可以用于描述復數意義上的特征、結構、或特性的組合。類似地,至少部分地根據上下文,諸如“一個”或“所述”的術語可以同樣被理解為表達單數用法或表達復數用法。另外,至少部分地根據上下文,術語“基于”可以被理解為不一定旨在傳達一組排他的因素,并且可以代替地允許存在不一定清楚描述的附加因素。

    可以將雙向總線中的數據引腳標為dq,并且可以將選通引腳標為dqs。隨著輸入/輸出(io)速度的增加,nand閃速存儲器正在采取第四代低功耗雙倍數據速率(lpddr4)io標準,以減小dq/dqs輸出緩沖器中的功耗。在從第三代雙倍數據速率(ddr3)向lpddr4標準的過渡期間,包括其zq校準電路的nand存儲器件可能必須與舊的ddr3控制器向后兼容。zq校準改變連接至vccq/2引腳(又名zq引腳)的芯片上上拉電阻器和下拉電阻器的值。

    例如,圖1示出了第三代雙倍數據速率(ddr3)兩步校準。nand閃速存儲器中的ddr3型zq電路通常采取兩步校準。在第一步驟中,參照施加至電阻器輸入14的外部參考電阻器12校準上拉驅動器10。上拉驅動器10被示為校準至300ω。外部參考電阻器12是300ω電阻器?;谟玫谝槐容^器18所做出的比較由邏輯上拉代碼生成器16執行該校準。在第二步驟中,參照在第一步驟中校準的上拉驅動器10的副本22校準下拉驅動器20。下拉驅動器20和副本22被示為校準至300ω?;谟玫诙容^器24所做出的比較由邏輯上拉代碼生成器26執行該校準。該校準的用于第一比較器18和第二比較器24中的每個的參考電壓是電源電壓的一半,即vccq/2。

    新一代nand閃速存儲器的zq校準電路還可能必須支持lpddr4模式。與ddr3一樣,lpddr4型zq校準也按照兩個步驟執行校準。例如,圖2a示出了lpddr4兩步校準的第一步驟,而圖2b示出了lpddr4兩步校準的第二步驟。

    如圖2a中所示,在第一步驟中,參照外部參考電阻器30校準下拉驅動器28,外部參考電阻器30被示為連接在vccq和下拉驅動器28之間的240ω電阻器??梢愿鶕哂袕姸萵的可變強度控制來控制下拉驅動器28,其中,n可以在最大值1到最小值0的范圍內??梢杂晌词境龅碾娐穲绦袕姸瓤刂?。用于下拉驅動器28的強度控制的校準可以基于使用第一比較器32的與參考電壓vccq/2的比較。

    如圖2b中所示,在第二步驟中,參照在第一步驟中校準的下拉驅動器28(參見圖2a)的副本33校準上拉驅動器31。例如,可以施加強度控制,直至上拉驅動器31和下拉驅動器33的中點達到接近被用作第二比較器34中的參考電壓的voh目標的電壓電平為止。

    作為示例,副本33可以被校準至60ω或120ω。例如,經校準的n型金屬-氧化物-半導體(nmos)功率輸送(pd)控制和管芯上終端(odt)信息可以用于校準副本33。副本33可以連接在源極電壓vssq和上拉驅動器31之間。

    然而,當前zq校準電路支持ddr3標準或lpddr4標準,而不是支持兩者。在從ddr3標準向lpddr4標準的過渡期間,包括其zq校準電路的nand存儲器件可能必須與舊的ddr3控制器向后兼容。為了解決前述問題,本公開的某些方面介紹了與ddr3標準和lpddr4標準兩者兼容的nand閃速存儲器中的有效率的zq校準電路。

    圖3示出了根據本公開的一些方面的與ddr3標準和lpddr4標準兩者兼容的示例性nand閃速存儲器300。如圖3中所示,nand閃速存儲器300(例如,三維(3d)nand存儲器)可以包括nand存儲陣列301,其包括以nand存儲串的形式的nand存儲單元的陣列。nand閃速存儲器300還可以包括外圍電路,其被配置為促進nand存儲單元的操作,例如讀取、編程和擦除。外圍電路可以包括(例如)頁緩沖器304、列解碼器/位線驅動器306、行解碼器/字線驅動器308、電壓生成器310、控制邏輯單元312、寄存器314、接口316和數據總線318。應當理解,在一些示例中,還可以包括其他外圍電路。如下文詳細所述,與ddr3標準和lpddr4標準兩者兼容的zq校準電路可以被實施在nand閃速存儲器300的任何適當的部件中,所述適當的部件例如接口316和/或數據總線318。

    頁緩沖器304可以被配置為根據控制邏輯單元312的控制從nand存儲陣列301讀取數據以及向nand存儲陣列301編程數據。在一個示例中,頁緩沖器304可以存儲將被編程到nand存儲陣列301的一個頁中的一頁編程數據(寫入數據)。在另一個示例中,頁緩沖器304可以執行編程驗證操作,以確保數據已經被正確地編程到了耦合至選定字線的存儲單元中。行解碼器/字線驅動器308可以被配置為由控制邏輯單元312控制,并且選擇nand存儲陣列301的塊以及選定塊的字線。行解碼器/字線驅動器308還可以被配置為使用由電壓生成器310生成的字線電壓來驅動選定字線。電壓生成器310可以被配置為由控制邏輯單元312控制,并且生成將被提供至nand存儲陣列301的字線電壓(例如,讀取電壓、編程電壓、通過電壓、局部電壓和驗證電壓)。列解碼器/位線驅動器306可以被配置為由控制邏輯單元312控制,并且通過施加由電壓生成器310生成的位線電壓而選擇一個或多個nand存儲串。例如,列解碼器/位線驅動器306可以施加列信號,以用于選擇來自頁緩沖器304的將在讀取操作中輸出的一組n位數據。

    控制邏輯單元312可以耦合至每個外圍電路,并且被配置為控制外圍電路的操作。寄存器314可以耦合至控制邏輯單元312,并且包括狀態寄存器、命令寄存器和地址寄存器,以用于存儲用于控制每個外圍電路的操作的狀態信息、命令操作代碼(op代碼)和命令地址。

    接口316可以耦合至控制邏輯單元312,并且充當控制緩沖器,以緩沖接收自主機(未示出)的控制命令并將其轉發給控制邏輯單元312,并且緩沖接收自控制邏輯單元312的狀態信息并將其轉發給主機。接口316還可以經由列解碼器/位線驅動器306耦合至頁緩沖器304,并且充當io接口和數據緩沖器,從而緩沖接收自主機(未示出)的編程數據并將其轉發至頁緩沖器304,以及緩沖來自頁緩沖器304的讀取數據并將其轉發至主機。如圖3中所示,雙向數據總線318可以連接接口316和列解碼器/位線驅動器306,從而傳送往返于nand存儲陣列301的數據。本文所公開的多模式校準電路(例如,圖4中)可以向與數據總線318和/或接口316相關聯的上拉驅動器和下拉驅動器提供校準。多模式校準電路還可以用于校準其他驅動器,這些使用情況只是以示例和說明的方式提供,而不以限制性的方式。

    圖4示出了根據本公開的某些方面的用于多模式校準的示例性電路。圖4中所示的電路可以與圖3中所示的一些部件(例如接口316和/或數據總線318)結合使用。圖4示出了與ddr3標準和lpddr4標準兩者兼容的組合zq校準電路。在這種情況下,兩個比較器——第一比較器112和第二比較器116——可以在ddr3模式和lpddr4模式之間共享,這樣做可以節約硅面積。在ddr3模式中,可以將外部300ω參考電阻器111a用于該電路,從而與ddr3標準zq校準兼容。

    在ddr3模式中,首先可以參照連接至地的外部300ω參考電阻器111a來校準上拉驅動器114。zq焊盤電壓可以被饋送至第一比較器112。第一比較器112的輸出可以被發送至用于閉環校準的邏輯電路,即邏輯上拉(pu)代碼生成器115。在ddr3模式中,在上拉驅動器114被校準之后,所產生的上拉代碼可以被發送至可以是ddr3上拉驅動器114的副本的上拉驅動器118,參照上拉驅動器118對ddr3下拉驅動器120校準。ddr3上拉驅動器的副本(即上拉驅動器118)與在校準下的ddr3下拉驅動器120之間的中點的電壓可以被饋送至第二比較器116。第二比較器116的輸出可以被發送至用于閉環校準的邏輯電路,即邏輯下拉(pd)代碼生成器125。

    在lpddr4模式中,可以將外部300ω參考電阻器111b用于該電路,從而與lpddr4標準zq校準兼容。在lpddr4模式中,首先可以參照外部300ω參考電阻器111b校準下拉驅動器組(例如,下拉驅動器134和下拉驅動器136)。zq焊盤電壓可以被饋送至第一比較器112。第一比較器112的輸出被發送至用于閉環校準的邏輯電路,即邏輯上拉代碼生成器115。

    在下拉驅動器組(例如,下拉驅動器134和下拉驅動器136)被校準之后,所產生的pd代碼可以被發送至lpddr4下拉驅動器電路的副本(對于voh目標=vccq/3的情況而言是并聯的兩個300ω下拉驅動器(例如,參見下拉驅動器138和140),并且對于voh目標=vccq/2.5的情況而言是一個300ω下拉驅動器(例如,參見下拉驅動器148)),可以參照lpddr4下拉驅動器電路的副本校準lpddr4上拉驅動器142。lpddr4下拉驅動器的副本和在校準下的lpddr4上拉驅動器142之間的中點的電壓可以被饋送至第二比較器116。第二比較器116的輸出被發送至用于閉環校準的邏輯電路(例如,邏輯上拉代碼生成器115)。

    在ddr4模式中,在voh目標=vccq/3時,并聯的兩個300ω下拉驅動器(例如,參見下拉驅動器134和136)可以形成下拉驅動器組,從而在voh目標=vccq/3的情況下實現更準確的下拉和上拉驅動器ron校準。在ddr4模式中,在voh目標=vccq/3時,lpddr4上拉驅動器142可以被校準至300ω,從而與lpddr4標準完全兼容。在ddr4模式中,在voh目標=vccq/2.5時,并聯的300ω下拉驅動器和600ω下拉驅動器(分別參見下拉驅動器146和下拉驅動器144)形成了下拉驅動器組,以實現更準確的下拉驅動器ron校準。而在上拉驅動器校準中,則可以僅利用單個300ω下拉驅動器副本。在ddr4模式中,在voh目標=vccq/2.5時,上拉驅動器142可以被校準至450ω,從而與lpddr4標準完全兼容。

    因而,更具體而言,如圖4中所示,用于多模式校準的電路可以包括被配置為連接至外部電阻器111a或外部電阻器111b的電阻器輸入110a或110b(任一個可以被視為電阻器輸入并且另一個可以被視為第二電阻器輸入)。電阻器輸入110b與外部電阻器111b搭配,并且電阻器輸入111a與外部電阻器輸入110a搭配。外部電阻器111a可以用于ddr3模式zq校準或用于lpddr4模式zq校準。另一方面,外部電阻器111b可以連接至vccq以用于lpddr4模式校準。

    該電路還可以包括連接至電阻器輸入110a或110b(或兩者)并且連接至第一多個電壓源113(分別被標為vccq/2、vccq/3和vccq/2.5)的第一比較器112??梢曰陬A期voh目標選擇第一多個電壓源113以用于比較。

    第一上拉驅動器114可以被配置為使用第一比較器112與外部電阻器111a或外部電阻器111b進行比較。第一比較器112可以被配置為在該比較中使用第一多個電壓源113中的一個電壓源,如上文所解釋的。邏輯上拉代碼生成器115可以被配置為基于第一比較器112提供的比較來校準第一上拉驅動器114。

    該電路還可以包括第二上拉驅動器118。第二上拉驅動器118可以被配置成第一上拉驅動器114的副本,并且能夠與第一上拉驅動器114由同一校準來校準。例如,如上文所解釋的,可以使用為第一上拉驅動器114生成的代碼校準第二上拉驅動器118。

    該電路還可以包括第一下拉驅動器120以及連接至第二上拉驅動器118、第一下拉驅動器120和第二多個電壓源117的第二比較器116。第二比較器116可以被配置為將第一下拉驅動器120與第二上拉驅動器118進行比較。第二比較器116還可以被配置為使用第二多個電壓源117中的一個電壓源進行該比較。

    該電路額外包括邏輯下拉代碼生成器125,其被配置為基于第二比較器116校準第一下拉驅動器120。該電路還可以包括第三上拉驅動器122,其被配置為使用第一比較器112與外部電阻器111a或外部電阻器111b比較并且由邏輯上拉代碼生成器115校準。

    該電路還可以包括第四上拉驅動器124,其被配制成第三上拉驅動器122的副本,并且被配置為與第三上拉驅動器122由同一校準來校準。該電路還可以包括第二下拉驅動器126。第二下拉驅動器126可以被配置為使用第二比較器116與第四上拉驅動器124進行比較。

    此外,該電路可以包括第五上拉驅動器128,其被配置為使用第一比較器112與外部電阻器111a或外部電阻器111b比較并且由邏輯上拉代碼生成器115校準。

    該電路還可以包括第六上拉驅動器130,其被配制為第五上拉驅動器128的副本,并且被配置為與第五上拉驅動器128由同一校準來校準。此外,該電路可以包括第三下拉驅動器132。第三下拉驅動器132可以被配置為使用第二比較器116與第六上拉驅動器130進行比較。

    該電路還可以包括并聯連接的第四下拉驅動器134和第五下拉驅動器136,它們被配置為通過第一比較器112與外部電阻器111a或外部電阻器111b比較,并且被配置為由邏輯下拉代碼生成器125校準。

    該電路還可以包括第六下拉驅動器138和第七下拉驅動器140,它們被分別配置成第四下拉驅動器134和第五下拉驅動器136的副本,并且被配置為與第四下拉驅動器134和第五下拉驅動器136由同一校準來校準。此外,該電路可以包括第七上拉驅動器142,其被配置為在第一種情況下(例如,在voh目標為vccq/3時)由邏輯上拉代碼生成器115基于由第二比較器116所做出的與第六下拉驅動器138和第七下拉驅動器140的比較來校準。

    該電路還可以包括并聯連接的第八下拉驅動器144和第九下拉驅動器146,它們被配置為通過第一比較器112與外部電阻器111a和外部電阻器111b比較,并且被配置為由邏輯下拉代碼生成器125校準。

    該電路還可以包括第十下拉驅動器148,其被配置成第七下拉驅動器140的副本并且被配置為由邏輯下拉代碼生成器125校準。

    在第二種情況下(例如,在voh目標為vccq/2.5時),第七上拉驅動器142可以被配置為由邏輯上拉代碼生成器115基于通過第二比較器116的與第十下拉驅動器148的比較來校準。

    圖4的電路可以被配置為根據至少兩種模式校準。所述至少兩種模式中的第一種模式可以是ddr3模式,而至少兩種模式中的第二種模式可以是lpddr4模式??梢葬槍ccq/3的voh目標(上文提及的第一種情況)或者vccq/2.5的voh目標(上文提及的第二種情況)對第二種模式校準。

    可以對驅動器進行各種校準。例如,上拉驅動器114和118可以被校準至300ω,上拉驅動器122和124可以被校準至600ω,上拉驅動器128和130可以被校準至450ω,而上拉驅動器142則可以被校準至450ω或300ω。

    類似地,下拉驅動器134、136、146、148、138、140、126、132和120可以被校準至300ω,而下拉驅動器144則可以被校準至600ω。

    可以對圖4中所示出的實施方式做出各種修改。更一般地,在某些實施方式中,對于lpddr4模式zq校準而言,外部300ω電阻器可以出于用戶選擇連接至地或者vccq。對于ddr3模式而言,外部300ω電阻器可以連接至地,以符合ddr3模式zq校準標準。此外,本公開的某些方面可以僅采用兩個比較器,由此節約硅面積。

    上拉驅動器可以被設計為被校準至300ω或450ω,以支持更多的lpddr4ron和odt組合??梢栽鎏砟軌虮恍手?00ω的半強度上拉驅動器和下拉驅動器,以支持更多的lpddr4ron和odt組合。

    圖5示出了根據本公開的一些方面的具有存儲器件的示例性系統500的塊圖。系統500可以是移動電話、臺式計算機、膝上型計算機、平板計算機、車載計算機、游戲控制臺、打印機、定位設備、可穿戴電子設備、智能傳感器、虛擬現實(vr)設備、增強現實(ar)設備或者任何其他適當的具有其中的存儲設備的電子設備。如圖5中所示,系統500可以包括主機508和存儲系統502,存儲系統502具有一個或多個nand閃速存儲器300和存儲控制器506。主機508可以是電子設備的處理器,例如,中央處理單元(cpu),或片上系統(soc),例如,應用處理器(ap)。主機508可以被配置為向或從nand閃速存儲器300發送或接收數據。

    nand閃速存儲器300如上文所述可以包括與ddr3標準和lpddr4標準兩者兼容的zq校準電路。本文所公開的zq校準電路可以被實施成nand閃速存儲器300的外圍電路的任何適當的部件,例如接口316和/或數據總線318。

    根據一些實施方式,存儲控制器506耦合至nand閃速存儲器300和主機508,并且被配置為控制nand閃速存儲器300。存儲控制器506可以管理存儲在nand閃速存儲器300中的數據,并且與主機508通信。在一些實施方式中,存儲控制器506被設計為在低占空比環境下操作,所述低占空比環境比如安全數字(sd)卡、緊湊閃存(cf)卡、通用串行總線(usb)閃速驅動器或者在諸如個人計算機、數字相機、移動電話等的電子設備中使用的其他介質。在一些實施方式中,存儲控制器506被設計為在高占空比環境下操作,所述高占空比環境比如ssd或嵌入式多媒體卡(emmc),其被用作用于諸如智能電話、平板電腦、膝上型計算機等的移動設備的數據存儲設備以及企業存儲陣列。存儲控制器506可以被配置為控制nand閃速存儲器300的操作,例如讀取、擦除和編程操作。存儲控制器506還可以被配置為管理與存儲在或者將被存儲在nand閃速存儲器300中的數據有關的各種功能,包括但不限于壞塊管理、垃圾收集、邏輯到物理地址轉換、損耗均衡等。在一些實施方式中,存儲控制器506還被配置為處理與從nand閃速存儲器300讀取或者被寫入到nand閃速存儲器300的數據有關的糾錯碼(ecc)。還可以由存儲控制器506執行任何其他適當的功能,例如,對nand閃速存儲器300格式化。存儲控制器506可以根據特定通信協議與外部設備(例如,主機508)通信。例如,存儲控制器506可以通過各種接口協議中的至少一種與外部設備通信,所述接口協議例如usb協議、mmc協議、外圍部件互連(pci)協議、高速pci(pci-e)協議、高級技術附件(ata)協議、串行ata協議、并行ata協議、小型計算機小型接口(scsi)協議、增強型小型磁盤接口(esdi)協議、集成驅動電子設備(ide)協議、firewire協議等。

    存儲控制器506和一個或多個nand閃速存儲器300可以被集成到各種類型的存儲設備中,例如,被包括在同一封裝(例如通用閃速存儲(ufs)封裝或emmc封裝)中。也就是說,存儲系統502可以被實施并且封裝到不同類型的最終電子產品中。在如圖6a中所示的一個示例中,存儲控制器506和單個nand閃速存儲器300可以被集成到存儲卡602中。存儲卡602可以包括pc卡(pcmcia,個人計算機存儲卡國際協會)、cf卡、智能媒體(sm)卡、存儲棒、多媒體卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存儲卡602還可以包括將存儲卡602與主機(例如,圖5中的主機508)耦合的存儲卡連接器604。在如圖6b中所示的另一示例中,存儲控制器506和多個nand閃速存儲器300可以被集成到ssd606中。ssd606還可以包括將ssd606與主機(例如,圖5中的主機508)耦合的ssd連接器608。在一些實施方式中,ssd606的存儲容量和/或操作速度高于存儲卡602的存儲容量和/或操作速度。

    圖7示出了根據本公開的一些方面的示例性校準方法的流程圖。某些實施例可以允許將相同的比較器重復用于多種標準。如上文所提及的,所述多種標準可以依賴于上拉驅動器和下拉驅動器的不同測量值和不同組合。在下文的示例中,根據每種標準校準一個上拉驅動器和一個下拉驅動器,但是可以校準很多這樣的驅動器,其中,圖4示出了若干選項。

    如圖7中所示,該方法可以包括在710處基于與外部電阻器的比較校準第一上拉驅動器和第一上拉驅動器的副本。在710處對第一上拉驅動器的校準可以是使用第一比較器根據第一標準執行的。該方法還可以包括在720處基于與第一上拉驅動器的副本的比較校準第一下拉驅動器。在720處對第一下拉驅動器的校準可以是使用第二比較器根據第一標準執行的。該方法還可以包括在730處使用第一比較器根據第二標準校準第二上拉驅動器和第二上拉驅動器的副本。該方法可以額外包括在740處使用第二比較器根據第二標準基于與第二上拉驅動器的副本的比較校準第二下拉驅動器。第一標準可以是ddr3,并且第二標準可以是lpddr4??梢詫⑦@一方法類似地擴展至參考圖4描述的標準中的每個,其中,所示出的校準僅作為示例提供。允許對校準方法和相關聯的器件做出修改。

    根據本公開的一個方面,一種用于多模式校準的電路可以包括被配置為連接至外部電阻器的電阻器輸入。該電路還可以包括連接至電阻器輸入并且連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括被配置為基于第一比較器校準第一上拉驅動器的邏輯上拉代碼生成器。該電路可以額外包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路還可以包括第一下拉驅動器以及連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。該電路還可以包括被配置為基于第二比較器校準第一下拉驅動器的邏輯下拉代碼生成器。

    在一些實施方式中,該電路還可以包括第三上拉驅動器,其被配置為使用第一比較器與外部電阻器進行比較并且由邏輯上拉代碼生成器校準。

    在一些實施方式中,該電路還可以包括第四上拉驅動器,其被配制成第三上拉驅動器的副本,并且被配置為與第三上拉驅動器由同一校準來校準。

    在一些實施方式中,該電路還可以包括第二下拉驅動器。第二下拉驅動器可以被配置為使用第二比較器與第四上拉驅動器進行比較。

    在一些實施方式中,該電路還可以包括第五上拉驅動器,其被配置為使用第一比較器與外部電阻器進行比較并且由邏輯上拉代碼生成器校準。

    在一些實施方式中,該電路還可以包括第六上拉驅動器,其被配制成第五上拉驅動器的副本,并且被配置為與第五上拉驅動器由同一校準來校準。

    在一些實施方式中,該電路還可以包括第三下拉驅動器。第三下拉驅動器可以被配置為使用第二比較器與第六上拉驅動器進行比較。

    在一些實施方式中,該電路還可以包括并聯連接的第四下拉驅動器和第五下拉驅動器,它們被配置為通過第一比較器與外部電阻器進行比較,并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,該電路還可以包括第六下拉驅動器和第七下拉驅動器,它們被分別配置成第四下拉驅動器和第五下拉驅動器的副本,并且被配置為與第四下拉驅動器和第五下拉驅動器由同一校準來校準。

    在一些實施方式中,該電路還可以包括第七上拉驅動器,其被配置為在第一種情況下由邏輯上拉代碼生成器基于由第二比較器所做出的與第六下拉驅動器和第七下拉驅動器的比較來校準。

    在一些實施方式中,該電路還可以包括并聯連接的第八下拉驅動器和第九下拉驅動器,它們被配置為通過第一比較器與外部電阻器進行比較,并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,該電路還可以包括第十下拉驅動器,其被配置成第七下拉驅動器的副本并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,在第二種情況下,第七上拉驅動器可以被配置為由邏輯上拉代碼生成器基于通過第二比較器的與第十下拉驅動器的比較來校準。

    在一些實施方式中,該電路可以被配置為根據至少兩種模式校準。

    在一些實施方式中,至少兩種模式中的第一種模式可以是ddr3模式。

    在一些實施方式中,至少兩種模式中的第二種模式可以是lpddr4模式。

    在一些實施方式中,可以針對vccq/3的voh目標校準第二種模式。

    在一些實施方式中,可以針對vccq/2.5的voh目標校準第二種模式。

    在一些實施方式中,外部電阻器可以連接至地。

    在一些實施方式中,外部電阻器可以連接至vccq。

    根據本公開的另一方面,一種用于多模式校準的電路可以包括連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路可以額外包括第一下拉驅動器。該電路還可以包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。

    在一些實施方式中,該電路還可以包括被配置為基于通過第一比較器的比較來校準第一上拉驅動器和第二上拉驅動器的邏輯上拉代碼生成器。

    在一些實施方式中,該電路還可以包括被配置為基于通過第二比較器的比較來校準第一下拉驅動器的邏輯下拉代碼生成器。

    根據本公開的又一方面,一種系統可以包括被配置為存儲數據的存儲器件以及耦合至該存儲器件并且被配置為控制該存儲器件的存儲控制器。該存儲器件包括nand存儲陣列以及耦合至該nand存儲陣列并且包括用于多模式校準的電路的外圍電路。用于多模式校準的電路可以包括連接至第一多個電壓源的第一比較器。該電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。該電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。該電路可以額外包括第一下拉驅動器。該電路還可以包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器。第二比較器可以被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。

    在一些實施方式中,該系統還可以包括耦合至該存儲控制器并且被配置為發送或接收數據的主機。

    在一些實施方式中,該存儲器件包括3dnand存儲器。

    根據本公開的又一方面,一種校準方法可以包括基于與外部電阻器的比較來校準第一上拉驅動器和第一上拉驅動器的副本。對第一上拉驅動器的校準可以是使用第一比較器根據第一標準執行的。該方法還可以包括基于與第一上拉驅動器的副本的比較來校準第一下拉驅動器。對第一下拉驅動器的校準可以是使用第二比較器根據第一標準執行的。該方法還可以包括使用第一比較器根據第二標準來校準第二上拉驅動器和第二上拉驅動器的副本。該方法可以額外包括使用第二比較器根據第二標準基于與第二上拉驅動器的副本的比較來校準第二下拉驅動器。

    在一些實施方式中,第一標準可以是ddr3,并且第二標準可以是lpddr4。

    根據本公開的又一方面中,一種存儲器件包括nand存儲陣列以及耦合至該nand存儲陣列并且包括用于多模式校準的電路的外圍電路。用于多模式zq校準的電路可以包括被配置為連接至外部電阻器的電阻器輸入。用于多模式zq校準的電路還可以包括連接至電阻器輸入并且連接至第一多個電壓源的第一比較器。用于多模式校準的電路還可以包括被配置為使用第一比較器與外部電阻器比較的第一上拉驅動器。第一比較器可以被配置為在該比較中使用第一多個電壓源中的一個電壓源。用于多模式校準的電路可以額外包括被配置為基于第一比較器校準第一上拉驅動器的邏輯上拉代碼生成器。用于多模式校準的電路還可以包括第二上拉驅動器。第二上拉驅動器可以被配置成第一上拉驅動器的副本,并且能夠與第一上拉驅動器由同一校準來校準。用于多模式校準的電路還可以包括第一下拉驅動器。用于多模式校準的電路可以額外包括連接至第二上拉驅動器、第一下拉驅動器和第二多個電壓源的第二比較器,該第二比較器被配置為將第一下拉驅動器和第二上拉驅動器之間的中點的電壓與第二多個電壓源中的一個電壓源進行比較。用于多模式校準的電路還可以包括被配置為基于第二比較器校準第一下拉驅動器的邏輯下拉代碼生成器。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第三上拉驅動器,其被配置為使用第一比較器與外部電阻器進行比較并且由邏輯上拉代碼生成器校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第四上拉驅動器,其被配制成第三上拉驅動器的副本,并且被配置為與第三上拉驅動器由同一校準來校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第二下拉驅動器。第二下拉驅動器可以被配置為使用第二比較器與第四上拉驅動器進行比較。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第五上拉驅動器,其被配置為使用第一比較器與外部電阻器進行比較并且由邏輯上拉代碼生成器校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第六上拉驅動器,其被配制成第五上拉驅動器的副本,并且被配置為與第五上拉驅動器由同一校準來校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第三下拉驅動器。第三下拉驅動器可以被配置為使用第二比較器與第六上拉驅動器進行比較。

    在一些實施方式中,用于多模式zq校準的電路還可以包括并聯連接的第四下拉驅動器和第五下拉驅動器,它們被配置為通過第一比較器與外部電阻器進行比較,并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第六下拉驅動器和第七下拉驅動器,它們被分別配置成第四下拉驅動器和第五下拉驅動器的副本,并且被配置為與第四下拉驅動器和第五下拉驅動器由同一校準來校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第七上拉驅動器,其被配置為在第一種情況下由邏輯上拉代碼生成器基于由第二比較器所做出的與第六下拉驅動器和第七下拉驅動器的比較來校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括并聯連接的第八下拉驅動器和第九下拉驅動器,它們被配置為通過第一比較器與外部電阻器進行比較,并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,用于多模式zq校準的電路還可以包括第十下拉驅動器,其被配置成第七下拉驅動器的副本并且被配置為由邏輯下拉代碼生成器校準。

    在一些實施方式中,在第二種情況下,第七上拉驅動器可以被配置為由邏輯上拉代碼生成器基于通過第二比較器的與第十下拉驅動器的比較來校準。

    在一些實施方式中,用于多模式zq校準的電路可以被配置為根據至少兩種模式校準。

    在一些實施方式中,至少兩種模式中的第一種模式可以是ddr3模式。

    在一些實施方式中,至少兩種模式中的第二種模式可以是lpddr4模式。

    在一些實施方式中,可以針對vccq/3的voh目標校準第二種模式。

    在一些實施方式中,可以針對vccq/2.5的voh目標校準第二種模式。

    在一些實施方式中,外部電阻器可以連接至地或vccq。

    可以容易地針對各種應用來修改和/或適應具體實施方式的前文描述。因此,基于文中提供的教導和指導,這樣的適應和修改旨在落在所公開的實施方式的等同物的意義和范圍內。

    本公開的廣度和范圍不應當由任何上述示例性實施方式限制,而應當僅根據所附權利要求及其等同物來定義。

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