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    具有自適應性能的三相可控硅調壓系統的制作方法

    文檔序號:25494306發布日期:2021-06-15 22:27
    具有自適應性能的三相可控硅調壓系統的制作方法

    本發明涉及一種三相可控硅調壓系統,尤其是一種適用于三相可控硅整流逆變拓撲的具有自適應性能的三相可控硅調壓系統。



    背景技術:

    三相可控硅調壓技術是通過觸發控制三對可控硅的導通角以實現電壓可調輸出,已廣泛應用于三相全橋逆變電路、三相半橋逆變電路及三相可變升壓電路等。目前三相可控硅調壓技術普遍采用取電網同步信號輸入至以單片機為主的cpu單元進行處理,通過對電網同步信號解析發送可控硅導通角觸發信號。存在如下問題:需要配置同步信號取樣電路、隔離電路、電平轉換電路及驅動電路等一系列結構復雜的電路,故障率高,維護繁瑣;cpu單元會因處理生成可控硅觸發信號的占用而頻繁中斷,影響其它主程序的執行,工作效率低;cpu單元需要針對三相可控硅觸發后端不同的拓撲結構,單獨通過程序校準導通角,通用性差。



    技術實現要素:

    本發明是為了解決現有技術所存在的上述技術問題,提供一種適用于三相可控硅整流逆變拓撲的具有自適應性能的三相可控硅調壓系統。

    本發明的技術解決方案是:一種具有自適應性能的三相可控硅調壓系統,

    設有輸入接線單元,所述輸入接線單元有三相電端口a、b、c及可控硅導通角控制信號pwm端口和使能信號en端口,所述三相電端口a、b、c與三相電同步采樣變壓器的輸入端相接,三相電同步采樣變壓器的輸出端與三相電同步處理單元的輸入端相接,三相電同步處理單元的輸出端、導通角控制信號pwm端口及使能信號en端口均與可編程邏輯器件cpld的輸入端相接,可編程邏輯器件cpld的輸出端通過驅動隔離單元與輸出接線單元相接,所述輸出接線單元設有六個可控硅導通角觸發信號輸出端口p1p2、p3p4、p5p6、p7p8、p9p10、p11p12;所述三相電同步采樣變壓器將三相交流電380v降至三相交流電11v并轉換線電壓與相電壓同步,三相交流電11v經三相電同步處理單元處理為三相同步方波數字信號pa、pb、pc,可編程邏輯器件cpld將可控硅導通角控制信號pwm占空比從5%~95%對應解析為可控硅導通角0~120°觸發信號,中間區域為線性解析,并通過三相同步方波數字信號pa、pb、pc的不同邏輯輸出對應的可控硅導通角觸發信號,可控硅導通角觸發信號經過驅動隔離單元驅動、隔離后,經輸出接線單元輸出。

    所述三相電同步處理單元設有:

    與三相電同步采樣變壓器輸出相電壓ta相接的由電阻r1、電容c1構成的一階濾波電路,電阻r1通過限流電阻r2與光耦u2的1腳相接,光耦u2的2腳接地ty,光耦u2的3腳接數字電源地gnd,光耦u2的4腳通過上拉電阻r3接數字電源+vd并通過由電阻r4、電容c2組成的窄脈沖抑制電路接數字電源地gnd,電阻r4的輸出與六路施密特反向器u1的9腳相接,六路施密特反向器u1的8腳輸出為與相電壓ta的同步方波數字信號pa;

    與三相電同步采樣變壓器輸出相電壓tb相接的由電阻r5、電容c3構成的一階濾波電路,電阻r5通過限流電阻r6與光耦u3的1腳相接,光耦u3的2腳接地ty,光耦u3的3腳接數字電源地gnd,光耦u3的4腳通過上拉電阻r7接數字電源+vd并通過由電阻r8、電容c4組成的窄脈沖抑制電路接數字電源地gnd,電阻r8的輸出與六路施密特反向器u1的11腳相接,六路施密特反向器u1的10腳輸出為與相電壓tb的同步方波數字信號pb;

    與三相電同步采樣變壓器輸出相電壓tc相接的由電阻r9、電容c5構成的一階濾波電路,電阻r9通過限流電阻r10與光耦u4的1腳相接,光耦u4的2腳接地ty,光耦u4的3腳接數字電源地gnd,光耦u4的4腳通過上拉電阻r11接數字電源+vd并通過由電阻r12、電容c6組成的窄脈沖抑制電路接數字電源地gnd,電阻r12的輸出與六路施密特反向器u1的13腳相接,六路施密特反向器u1的12腳輸出為與相電壓tc的同步方波數字信號pc。

    所述驅動隔離單元設有:

    與可編程邏輯器件cpld輸出信號相接的t_1a端,t_1a端與由電阻r111、電容c111組成的窄脈沖抑制電路相接,電容c111的另一端接數字電源地gnd,電阻r111與驅動芯片u9g的7腳相接,驅動芯片u9g的10腳與隔離式脈沖變壓器t1的1腳相接,隔離式脈沖變壓器t1的2腳連接至12v的供電電源,12v的供電電源通過電容c117接數字電源地gnd,所述隔離式脈沖變壓器t1的1腳、2腳之間連接有續流二極管d1,隔離式脈沖變壓器t1的負輸出3腳與連接相電壓a的正向可控硅的k極連接腳ak+相接,隔離式脈沖變壓器t1的正輸出4腳通過正向二極管d7、限流電阻r117與連接相電壓a的正向可控硅的g極連接腳ag+相接,在連接腳ag+和連接腳ak+之間設有反向并聯續流二極管d13;

    與可編程邏輯器件cpld輸出信號相接的t_1b端,t_1b端與由電阻r112、電容c112組成的窄脈沖抑制電路相接,電容c112的另一端接數字電源地gnd,電阻r112與驅動芯片u9f的6腳相接,驅動芯片u9f的11腳與隔離式脈沖變壓器t2的1腳相接,隔離式脈沖變壓器t2的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t2的1腳、2腳之間連接有續流二極管d2,隔離式脈沖變壓器t2的負輸出3腳與連接相電壓a的負向可控硅的k極連接腳ak-相接,隔離式脈沖變壓器t2的正輸出4腳通過正向二極管d8、限流電阻r118與連接相電壓a的負向可控硅的g極連接腳ag-相接,在連接腳ag-和連接腳ak-之間設有反向并聯續流二極管d14;

    與可編程邏輯器件cpld輸出信號相接的t_2a端,t_2a端與由電阻r113、電容c113組成的窄脈沖抑制電路相接,電容c113的另一端接數字電源地gnd,電阻r113與驅動芯片u9e的5腳相接,驅動芯片u9e的12腳與隔離式脈沖變壓器t3的1腳相接,隔離式脈沖變壓器t3的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t3的1腳、2腳之間連接有續流二極管d3,隔離式脈沖變壓器t3的負輸出3腳與連接相電壓b的正向可控硅的k極連接腳bk+相接,隔離式脈沖變壓器t3的正輸出4腳通過正向二極管d9、限流電阻r119與連接相電壓b的正向可控硅的g極連接腳bg+相接,在連接腳bg+和連接腳bk+之間設有反向并聯續流二極管d15;

    與可編程邏輯器件cpld輸出信號相接的t_2b端,t_2b端與由電阻r114、電容c114組成的窄脈沖抑制電路相接,電容c114的另一端接數字電源地gnd,電阻r114與驅動芯片u9d的4腳相接,驅動芯片u9d的13腳與隔離式脈沖變壓器t4的1腳相接,隔離式脈沖變壓器t4的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t4的1腳、2腳之間連接有續流二極管d4,隔離式脈沖變壓器t4的負輸出3腳與連接相電壓b的負向可控硅的k極連接腳bk-相接,隔離式脈沖變壓器t4的正輸出4腳通過正向二極管d10、限流電阻r1110與連接相電壓b的負向可控硅的g極連接腳bg-相接,在連接腳bg-和連接腳bk-之間設有反向并聯續流二極管d16;

    與可編程邏輯器件cpld輸出信號相接的t_3a端,t_3a端與由電阻r115、電容c115組成的窄脈沖抑制電路相接,電容c115的另一端接數字電源地gnd,電阻r115與驅動芯片u9c的3腳相接,驅動芯片u9c的14腳與隔離式脈沖變壓器t5的1腳相接,隔離式脈沖變壓器t5的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t5的1腳、2腳之間連接有續流二極管d5,隔離式脈沖變壓器t5的負輸出3腳與連接相電壓c的正向可控硅的k極連接腳ck+相接,隔離式脈沖變壓器t5的正輸出4腳通過正向二極管d11、限流電阻r1111與連接相電壓c的正向可控硅的g極連接腳cg+相接,在連接腳cg+和連接腳ck+之間設有反向并聯續流二極管d17;

    與可編程邏輯器件cpld輸出信號相接的t_3b端,t_3b端與由電阻r116、電容c116組成的窄脈沖抑制電路相接,電容c116的另一端接數字電源地gnd,電阻r116與驅動芯片u9a的1腳相接,驅動芯片u9a的16腳與隔離式脈沖變壓器t6的1腳相接,隔離式脈沖變壓器t6的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t6的1腳、2腳之間連接有續流二極管d6,隔離式脈沖變壓器t6的負輸出3腳與連接相電壓c的負向可控硅的k極連接腳ck-相接,隔離式脈沖變壓器t6的正輸出4腳通過正向二極管d12、限流電阻r1112與連接相電壓c的負向可控硅的g極連接腳cg-相接,在連接腳cg-和連接腳ck-之間設有反向并聯續流二極管d18。

    本發明的輸入信號單元設置可控硅導通角控制信號pwm端口和使能信號en端口,兩端口均可為光纖接受器端口,可控硅導通角控制信號pwm端口接受任何產品發送的期望導通角控制信號pwm并采用pwm占空比調制的方式代表導通角,僅需一路信號即可有效傳達6個可控硅的導通角信息,結構簡單、觸發穩定;使能信號en控制,可在出現故障時立刻關閉觸發信號,安全可靠;采用可編程邏輯器件cpld單獨生產可控硅觸發信號,不占用各種拓撲應用中核心處理器cpu的工作量,解決了現有技術所存在cpu工作效率低的技術問題;采用模塊化設計,提供標準化的端口控制信號,可通過編程實現不同的硬邏輯,通用性強(可通用于三相全橋逆變電路、三相半橋逆變電路及三相可變升壓電路等),使得三相可控硅觸發在各種拓撲應用的研發過程中更加快捷省時。

    附圖說明

    圖1是本發明實施例的電路原理框圖。

    圖2是本發明實施例中三相電同步處理單元的電路圖。

    圖3是本發明實施例相電壓ta、tb、tc、線電壓、方波數字信號波形時序圖。

    圖4是本發明實施例驅動隔離單元電路圖。

    圖5是本發明實施例pwm信號95%占空比時導通角120°的對應時序圖。

    圖6是是本發明實施例pwm信號5%占空比時導通角0°的對應時序圖。

    具體實施方式

    本發明的一種具有自適應性能的三相可控硅調壓系統如圖1所示:設有輸入接線單元1,所述輸入接線單元1設有三相電端口a、b、c及可控硅導通角控制信號pwm端口和使能信號en端口,可控硅導通角控制信號pwm端口和使能信號en端口均可為光纖接受器端口,可控硅導通角控制信號pwm端口接受任何產品發送的期望導通角控制信號,使能信號en控制,可在出現故障時立刻關閉觸發信號。所述三相電端口a、b、c與三相電同步采樣變壓器2的輸入端相接,三相電同步采樣變壓器2的輸出信號ta、tb、tc及ty與三相電同步處理單元3的輸入端相接,三相電同步處理單元3的輸出信號pa、pb、pc、導通角控制信號pwm端口及使能信號en端口分別與可編程邏輯器件pld4的輸入端p15、p17、p19、p75、p61相接,可編程邏輯器件cpld4的輸出端p69、p73、p70、p72、p74、p71與驅動隔離單元5的t_1a端、t_2a端、t_1b端、t_2b端、t_1c端、t_2c端相接,驅動隔離單元5的的六對輸出端ag+ak+、ag-ak-、bg+bk+、bg-bk-、cg+ck+、cg-ck-與輸出接線單元6相接,輸出接線單元6設有六個可控硅導通角觸發信號輸出端口p1p2、p3p4、p5p6、p7p8、p9p10、p11p12;三相電同步采樣變壓器2將三相交流電380v降至三相交流電11v(ta、tb、tc)并轉換線電壓與相電壓同步,三相交流電11v經三相電同步處理單元3成為三相同步方波數字信號pa、pb、pc,可編程邏輯器件cpld4將可控硅導通角控制信號pwm占空比從5%~95%對應解析為可控硅導通角0~120°觸發信號,中間區域為線性解析,并通過三相同步方波數字信號pa、pb、pc的不同邏輯輸出對應的可控硅導通角觸發信號,可控硅導通角觸發信號經過驅動隔離單元5驅動、隔離后,經輸出接線單元6輸出。

    所述三相電同步處理單元3如圖2所示,設有:

    與三相電同步采樣變壓器2輸出相電壓ta相接的由電阻r1、電容c1構成的一階濾波電路,電阻r1通過限流電阻r2與光耦u2(tlp521_1)的1腳相接,光耦u2的2腳接地ty,光耦u2的3腳接數字電源地gnd,光耦u2的4腳通過上拉電阻r3接數字電源+vd并通過由電阻r4、電容c2組成的窄脈沖抑制電路接數字電源地gnd,電阻r4的輸出與六路施密特反向器u1(tlp521_1)的9腳相接,六路施密特反向器u1的8腳輸出為與相電壓ta的同步方波數字信號pa;

    與三相電同步采樣變壓器2輸出相電壓tb相接的由電阻r5、電容c3構成的一階濾波電路,電阻r5通過限流電阻r6與光耦u3(tlp521_1)的1腳相接,光耦u3的2腳接地ty,光耦u3的3腳接數字電源地gnd,光耦u3的4腳通過上拉電阻r7接數字電源+vd并通過由電阻r8、電容c4組成的窄脈沖抑制電路接數字電源地gnd,電阻r8的輸出與六路施密特反向器u1的11腳相接,六路施密特反向器u1的10腳輸出為與相電壓tb的同步方波數字信號pb;

    與三相電同步采樣變壓器2輸出相電壓tc相接的由電阻r9、電容c5構成的一階濾波電路,電阻r9通過限流電阻r10與光耦u4(tlp521_1)的1腳相接,光耦u4的2腳接地ty,光耦u4的3腳接數字電源地gnd,光耦u4的4腳通過上拉電阻r11接數字電源+vd并通過由電阻r12、電容c6組成的窄脈沖抑制電路接數字電源地gnd,電阻r12的輸出與六路施密特反向器u1的13腳相接,六路施密特反向器u1的12腳輸出為與相電壓tc的同步方波數字信號pc。

    三相電同步采樣變壓器2輸出相電壓ta、tb、tc、線電壓、方波數字信號波形時序圖如圖3所示。圖3中從上至下依次分別對應為相電壓(ta、tb、tc,ty為地)時序圖,對應為線電壓(vab、vbc、vca)時序圖及三相同步方波數字信號pa、pb、pc的時序圖。

    所述驅動隔離單元5如圖4所示,設有:

    與可編程邏輯器件cpld4輸出信號相接的t_1a端,t_1a端與由電阻r111、電容c111組成的窄脈沖抑制電路相接,電容c111的另一端接數字電源地gnd,電阻r111與驅動芯片u9g的7腳相接,驅動芯片u9g的10腳與隔離式脈沖變壓器t1的1腳相接,隔離式脈沖變壓器t1的2腳連接至12v的供電電源,12v的供電電源通過電容c117接數字電源地gnd,所述隔離式脈沖變壓器t1的1腳、2腳之間連接有續流二極管d1,隔離式脈沖變壓器t1的負輸出3腳與連接相電壓a的正向可控硅的k極連接腳ak+相接,隔離式脈沖變壓器t1的正輸出4腳通過正向二極管d7、限流電阻r117與連接相電壓a的正向可控硅的g極連接腳ag+相接,在連接腳ag+和連接腳ak+之間設有反向并聯續流二極管d13;

    與可編程邏輯器件cpld4輸出信號相接的t_1b端,t_1b端與由電阻r112、電容c112組成的窄脈沖抑制電路相接,電容c112的另一端接數字電源地gnd,電阻r112與驅動芯片u9f的6腳相接,驅動芯片u9f的11腳與隔離式脈沖變壓器t2的1腳相接,隔離式脈沖變壓器t2的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t2的1腳、2腳之間連接有續流二極管d2,隔離式脈沖變壓器t2的負輸出3腳與連接相電壓a的負向可控硅的k極連接腳ak-相接,隔離式脈沖變壓器t2的正輸出4腳通過正向二極管d8、限流電阻r118與連接相電壓a的負向可控硅的g極連接腳ag-相接,在連接腳ag-和連接腳ak-之間設有反向并聯續流二極管d14;

    與可編程邏輯器件cpld4輸出信號相接的t_2a端,t_2a端與由電阻r113、電容c113組成的窄脈沖抑制電路相接,電容c113的另一端接數字電源地gnd,電阻r113與驅動芯片u9e的5腳相接,驅動芯片u9e的12腳與隔離式脈沖變壓器t3的1腳相接,隔離式脈沖變壓器t3的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t3的1腳、2腳之間連接有續流二極管d3,隔離式脈沖變壓器t3的負輸出3腳與連接相電壓b的正向可控硅的k極連接腳bk+相接,隔離式脈沖變壓器t3的正輸出4腳通過正向二極管d9、限流電阻r119與連接相電壓b的正向可控硅的g極連接腳bg+相接,在連接腳bg+和連接腳bk+之間設有反向并聯續流二極管d15;

    與可編程邏輯器件cpld4輸出信號相接的t_2b端,t_2b端與由電阻r114、電容c114組成的窄脈沖抑制電路相接,電容c114的另一端接數字電源地gnd,電阻r114與驅動芯片u9d的4腳相接,驅動芯片u9d的13腳與隔離式脈沖變壓器t4的1腳相接,隔離式脈沖變壓器t4的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t4的1腳、2腳之間連接有續流二極管d4,隔離式脈沖變壓器t4的負輸出3腳與連接相電壓b的負向可控硅的k極連接腳bk-相接,隔離式脈沖變壓器t4的正輸出4腳通過正向二極管d10、限流電阻r1110與連接相電壓b的負向可控硅的g極連接腳bg-相接,在連接腳bg-和連接腳bk-之間設有反向并聯續流二極管d16;

    與可編程邏輯器件cpld4輸出信號相接的t_3a端,t_3a端與由電阻r115、電容c115組成的窄脈沖抑制電路相接,電容c115的另一端接數字電源地gnd,電阻r115與驅動芯片u9c的3腳相接,驅動芯片u9c的14腳與隔離式脈沖變壓器t5的1腳相接,隔離式脈沖變壓器t5的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t5的1腳、2腳之間連接有續流二極管d5,隔離式脈沖變壓器t5的負輸出3腳與連接相電壓c的正向可控硅的k極連接腳ck+相接,隔離式脈沖變壓器t5的正輸出4腳通過正向二極管d11、限流電阻r1111與連接相電壓c的正向可控硅的g極連接腳cg+相接,在連接腳cg+和連接腳ck+之間設有反向并聯續流二極管d17;

    與可編程邏輯器件cpld4輸出信號相接的t_3b端,t_3b端與由電阻r116、電容c116組成的窄脈沖抑制電路相接,電容c116的另一端接數字電源地gnd,電阻r116與驅動芯片u9a的1腳相接,驅動芯片u9a的16腳與隔離式脈沖變壓器t6的1腳相接,隔離式脈沖變壓器t6的2腳連接至12v的供電電源,所述隔離式脈沖變壓器t6的1腳、2腳之間連接有續流二極管d6,隔離式脈沖變壓器t6的負輸出3腳與連接相電壓c的負向可控硅的k極連接腳ck-相接,隔離式脈沖變壓器t6的正輸出4腳通過正向二極管d12、限流電阻r1112與連接相電壓c的負向可控硅的g極連接腳cg-相接,在連接腳cg-和連接腳ck-之間設有反向并聯續流二極管d18。

    上述驅動芯片u9g、u9f、u9e、u9d、u9c、u9a可為驅動芯片mc1413中的不同支路,各輸入輸出腳均為驅動芯片mc1413對應管腳。

    本發明實現對可控硅導通角觸發控制時,將任何產品發送的期望導通角控制信號pwm與輸入接線單元1的可控硅導通角控制信號pwm端口,使能信號en與使能信號en端口相接,三相電源a相、b相、c相與三相電端口a、b、c相接,輸出接線單元6的六個可控硅導通角觸發信號輸出端口p1p2、p3p4、p5p6、p7p8、p9p10、p11p12分別與相接于三相電源a相、b相、c相的三對可控硅(a相正向可控硅a+、負向可控硅a-;b相正向可控硅b+、負向可控硅b-;c相正向可控硅c+、負向可控硅c-)相接。

    本發明實施例pwm信號95%占空比時導通角120°的對應時序圖如圖5所示。圖5中從上至下分別為pwm信號(方波周期100μs,占空比為95%的信號)、使能信號en、對應為相電壓ta、tb、tc(ty為地)時序圖,對應為線電壓vab、vbc、vca時序圖、可編程邏輯器件cpld4的輸出至驅動隔離單元5的t_1a端、t_2a端、t_1b端、t_2b端、t_1c端、t_2c端的可控硅觸發信號時序圖。

    當使能en為低電平時,解析pwm占空比為95%,此時c相正同步,觸發c+即c相正向可控硅,觸發a-即a相負向可控硅;b相負同步,觸發c+即c相正向可控硅,觸發b-即b相負向可控硅;a相正同步,觸發a+即a相正向可控硅,觸發b-即b相負向可控硅;c相負同步,觸發c-即c相負向可控硅,a+即a相正向可控硅;b相正同步,觸發b+即b相正向可控硅,觸發c-即c相負向可控硅;a相正同步,觸發a-即a相負向可控硅,觸發b+即b相正向可控硅,完成6個可控硅的一周觸發;c相正同步開始下一周期觸發循環,以上邏輯由可編程邏輯器件內部編程自動識別,無需外部硬件配置。

    本發明實施例pwm信號5%占空比時導通角0°的對應時序圖如圖6所示。圖6中從上至下分別為pwm信號(方波周期100μs,占空比為5%的信號)、使能信號en、對應為相電壓ta、tb、tc(ty為地)時序圖,對應為線電壓vab、vbc、vca時序圖、可編程邏輯器件cpld4的輸出至驅動隔離單元5的t_1a端、t_2a端、t_1b端、t_2b端、t_1c端、t_2c端的可控硅觸發信號時序圖。

    當en使能信號為低電平時,解析pwm占空比為5%,此時b相正同步,觸發b+即b相正向可控硅,觸發c-即c相負向可控硅;a相負同步,觸發b+即b相正向可控硅,觸發a-即a相負向可控硅;c相正同步,觸發c+即c相正向可控硅,觸發a-即a相負向可控硅;b相負同步,觸發b-即b相負向可控硅,c+即c相正向可控硅;a相正同步,觸發a+即a相正向可控硅,觸發b-即b相負向可控硅;c相負同步,觸發c-即c相負向可控硅,觸發a+即a相正向可控硅,完成6個可控硅的一周觸發,b相正同步開始下一周期觸發循環,以上邏輯由可編程邏輯器件內部編程自動識別,無需外部硬件配置。

    當pwm占空比在5%~95%中間時,導通角從0°到120°線性解析,完成可控硅的準確觸發。

    再多了解一些
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